先进封装入门指南：CoWoS、Chiplet与HBM的分工和边界
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CoWoS、Chiplet、HBM不是三种并列技术，而是三个不同层级的概念。搞混它们，是读懂先进封装的第一道坎。
一、先解决层级混淆
先进封装讨论里较常见的误区，是把三个词当成"可以互相替代的三种方案"来比较。它们其实各在一层：
Chiplet（芯粒）是设计范式。 把原本一整颗大SoC按功能拆成若干个独立小芯片，各自选择合适的工艺节点制造，再通过封装重新连成一个系统。核心动机是成本与良率——大面积芯片的良率随面积上升快速恶化，拆小之后每颗die的良率可控，而且I/O、模拟这类不吃先进制程的模块可以留在成熟节点上做。
CoWoS是实现路径之一。 全称Chip-on-Wafer-on-Substrate，属于2.5D封装平台。它先把多颗die（通常是逻辑die加若干HBM堆栈）贴装到一片硅中介层（interposer）上，再把中介层整体装到基板。硅中介层里的高密度布线，是实现die间超宽互联带宽的物理基础。
HBM是存储器产品形态。 通过TSV硅通孔把多层DRAM垂直堆叠，再用一条超宽位宽的接口对外。它本身就是3D封装的产物，同时又是CoWoS平台上的被集成对象。
所以正确的表述是：一颗AI加速器采用Chiplet设计范式，通过CoWoS这类2.5D平台，把逻辑芯粒与HBM堆栈集成在一起。 三者是嵌套关系，不是并列关系。
二、市场到了什么位置
Yole Group的统计口径下，全球先进封装市场规模2024年约460亿美元、同比增19%；2026年预计达到522亿美元，在整体封装市场中的占比首次越过54%。到2030年预计突破794亿美元，2024至2030年复合增速约9.5%。
"占比过半"是个标志性节点。它意味着封装环节的价值重心已经从传统的引线键合、塑封转到了高密度互联这一侧。
需要提醒的是，不同机构对"先进封装"的边界定义并不一致——有的把倒装芯片（Flip-Chip）全部计入，有的只算晶圆级封装及以上。中商产业研究院给出的2026年预测是581亿美元，与Yole的522亿美元差了近60亿，差额主要来自口径。引用时务必确认定义范围。
从技术细分看，倒装芯片规模仍然占大头，而芯粒多芯片集成封装是增速较快的一类。
三、瓶颈到底卡在哪一环
这是实务中值得重点关心的问题。
产能层面卡在CoWoS。 台积电掌握全球九成以上的CoWoS产能，2025年月产能折算约100万片晶圆，2026年预计提升至105至110万片。该公司计划到2027年把先进封装年产能从当前约130万片提至200万片，增幅超过50%。
即便如此扩产，供需仍然紧张。原因是需求侧过于集中——单一头部客户就锁定了2026年相当比例的产能，其余厂商的排期被大幅后移。业内对2.5D封装紧缺状况的普遍判断是，缓解要等到2027年之后。
材料与设备层面卡在混合键合。 传统的微凸块（micro-bump）互联，间距做到约40微米以下就开始面临工艺与电性的双重压力。混合键合（Hybrid Bonding）直接用铜-铜互连加介质层键合，跳过凸块，把互联间距推进到个位数微米级别。这条路线是HBM往更高堆叠层数演进、以及3D逻辑堆叠落地的前提条件。
代价是对表面平整度、颗粒控制、对准精度的要求跃升了一个数量级——晶圆表面的粗糙度要控制在纳米级，任何一颗微小颗粒都可能导致整片键合失效。这也是为什么混合键合设备和配套的CMP、清洗材料，成为近两年产业投入的重点方向。
存储层面卡在HBM的面积消耗。 生产1bit HBM所需的晶圆面积约为常规DRAM的3倍。原厂把新增产能大幅向HBM倾斜后，通用DRAM的可供给位元数被明显挤压。这就是2025年以来存储价格结构性变化的底层机制之一，也解释了为什么SEMI预测2026年DRAM设备投资会增长39%。
延伸阅读：设备投资的完整拆解与三大板块增速差，可参考《2026半导体设备市场解析：1659亿美元背后的四条主线》
四、国内进展的客观位置
封测是国内半导体产业链中与国际差距相对较小的环节。全球前十大封测企业中，中国大陆企业占三席。
具体进展上，头部厂商在2025年报及业绩预告中披露：一家企业2025年前三季度先进封装收入占比38.4%；另一家全年先进封装收入占比约40%，FCBGA、Chiplet等产品占比持续提升；还有企业先进封装收入占比超过70%，2.5D产线已于2024年四季度通线、2025年小批量生产。
结构上，2025年中国大陆封测市场中先进封装占比约20.86%，2026年预计升至23.3%（智研咨询测算）。这个比例低于全球54%的水平，说明国内仍以传统封装为主体，转型空间和转型压力同时存在。
在2.5D/3D这类高阶技术上，国产化率仍处于较低水平，是产业投入的重点方向之一。
五、给不同角色的阅读建议
做技术选型的工程师：先确定互联带宽和功耗预算，再倒推需要多高的互联密度，最后才落到封装平台的选择。从平台往回推容易被产能排期绑架。
做采购和供应链的：把封装产能排期纳入项目排产的关键路径，且要留出验证周期。先进封装的工艺认证不是几周的事。
做产业研究的：跟踪三个指标——头部代工厂的先进封装产能指引、HBM堆叠层数的量产进度、混合键合设备的出货与验证节奏。这三条基本能覆盖技术演进的主线。
延伸阅读：封测环节在整条产业链中的位置与数据坐标，可参考《中国集成电路产业链全景：四大环节的分工、数据与2026观察点》；混合键合所依赖的CMP抛光材料进展，可参考《半导体材料国产化到哪一步了：六类关键材料的进度与验证周期》
常见问题
Q1：CoWoS和Chiplet是竞争关系吗？
不是。Chiplet是芯片设计范式，指把大芯片拆成多个功能芯粒；CoWoS是台积电的2.5D封装平台，是把这些芯粒重新集成起来的物理实现手段之一。一颗采用Chiplet设计的芯片，可以通过CoWoS、EMIB、InFO等不同平台落地。
Q2：为什么先进封装比例过半是个重要信号？
Yole数据显示2026年先进封装在整体封装市场中占比首次突破54%。这表明封装环节的价值重心已从传统引线键合、塑封转向高密度互联，封装从制造流程末端的"打包"环节，变成影响系统性能上限的关键工序。
Q3：混合键合比微凸块好在哪里？
微凸块互联间距做到约40微米以下会面临工艺与电性瓶颈。混合键合采用铜-铜直接互连加介质层键合，取消凸块结构，可把互联间距推进到个位数微米级，从而支撑更高的互联密度与更短的信号路径。代价是对表面平整度、颗粒控制和对准精度的要求显著提高。
Q4：CoWoS产能紧张什么时候能缓解？
台积电计划到2027年将先进封装年产能从约130万片提升至200万片，增幅超过50%。但由于AI芯片需求增长同步进行，业内对2.5D封装紧缺的普遍判断是，明显缓解要到2027年之后。具体节奏取决于扩产落地速度与AI订单变化。
Q5：国内先进封装处在什么水平？
封测是国内半导体产业链中与国际差距相对较小的环节，全球前十大封测企业中中国大陆占三席。但结构上，2025年国内封测市场中先进封装占比约20.86%，低于全球54%的水平；在2.5D/3D高阶技术环节，国产化率仍处于较低区间。
Q6：HBM为什么会推高普通内存价格？
生产1bit HBM所消耗的晶圆面积约为常规DRAM的3倍。当存储原厂把新增产能向HBM倾斜时，同样的晶圆产能能够产出的通用DRAM位元数就会明显减少，从供给侧对通用内存形成挤压。
参考来源：
- Yole Group，全球先进封装市场规模统计与预测（2024—2030）
- SEMI，《年中总半导体设备市场预测报告》，2026年7月14日
- 台积电公开技术研讨会材料及先进封装产能规划公告
- 长电科技、通富微电、华天科技、甬矽电子2025年年度报告及业绩预告
- 智研咨询，中国大陆封测市场结构测算，2026年
- 中商产业研究院，《2026-2031年中国封装测试行业深度分析及发展趋势研究预测报告》
数据说明：
本文引用的市场规模与产能数据来自公开发布的第三方研究报告与上市公司披露文件，2026年及以后数据为预测值，非实际结果或承诺。不同机构对"先进封装"的统计边界定义不一致，同一年份数据可能存在较大差异，交叉引用时请核对原始定义。本文仅作技术科普，不构成投资或采购决策依据。